CS 강의 1. CPU와 메모리

출처 : 내일배움캠프

 

CPU와 메모리에 대해, 64비트 프로세서, L2/L3 캐시, 주파수 등 CPU의 성능과 작동방식에 대한 내용을 설명하고 있으며, CPU의 핵심 동작인 데이터 가져오기, 디코딩, 실행에 대한 내용. 레지스터, 제어장치, 연산장치 등 CPU의 구성요소와 컴퓨터의 구성에 대한 내용도 포함되어 있다

 

1. 컴퓨터의 구성

2. CPU의 구성

(우뇌) 산술논리 연산장치(ALU) : 비교, 판단, 연산을 담당한다

(좌뇌) 제어부(CU)와 내부 버스 : 명령어의 해석과 올바른 실행을 위해 CPU를 내부적으로 제어

(양손) 메모리 유닛

1) (오른손) 레지스터 : 처리할 명령어를 저장 ~ 연산할 도구를 저장

2) (왼손) 캐시 메모리(L1) : 처리속도를 높여주는 역할

 

레지스터의 종류(특수목적 레지스터)

- 메모리 주소 레지스터(MAR) : 읽고 쓰기 위한 주 기억장치의 주소 저장

- 프로그램 카운터(PC) : 다음에 수행할 명령어의 주소를 저장

- 명령어 레지스터(IR) : 현재 실행중인 명령어를 저장

- 메모리 버퍼 레지스터(MBR) : 주 기억장치에서 읽어온 데이터나 저장할 데이터를 임시 저장

- 누산기(AC) : 연산 결과를 임시 저장

 

레지스터는 연산에 필요한 데이터를 저장하고 빠른 속도로 접근할 수 있는 저장공간이다

- 프로세서 레지스터(레지스터와 같은 의미) : 프로세서에 위치한 고속 메모리로 극 소량의 데이터나 처리 중인 중간 결과와도 같은 프로세서가 바로 사용할 수 있는 데이터를 담고 있는 영역을 레지스터라고 한다. 컴퓨터 구조에 따라 크기와 종류가 다양한다. 용도에 따라 범용 레지스터와 특수목적 레지스터로 구분할 수 있다

 

제어장치

제어장치는 명령어를 실행하는 순서를 제어하고 스케줄링한다. 제어부는 주 기억장치에 저장된 명령어를 순서대로 호출해 해독하고, 제어 신호를 발생시켜 컴퓨터의 각 장치를 동작하도록 하는 장치이며, 내부버스는 기억, 연산, 제어 기능을 실현하기 위한 CPU와 주기억장치, 입출력장치, 외부기억장치, 주변장치, 통신처리장치 등의 제어부 사이를 연결하는 버스이다

 

연산장치 : 논리연산을 수행, 산술논리장치라고도 한다

 

CPU의 동작순서

1) 명령어 인출 : CU가 수행할 명령어 정보를 가져온다

2) 명령어 해독 : 명령어 정보를 성공적으로 인출한 후 명령어 해독, opcode를 인출하고 그 성격에 맞게 레지스터를 준비시킨다.

3) 실행 : 해독된 명령어를 수행한다. ex) 산술/논리 연산의 경우 ALU가 주체가 되어 명령어를 수행한다

4) 반영 : 명령어의 수행 결과를 반영함으로 명령어 수행 사이클 종료

 

CPU 성능

- 클럭 : CPU 내부 신호로 명령어를 동작시킨다. 클럭 주파수가 빠를수록 더 많은 명령을 처리할 수 있다.

- 코어 : 중앙처리 장치 역할블록, 멀티 코어는 더 많은 작업을 동시에 할 수 있다.

 

캐시 메모리(L3)와 메인 메모리가 메모리에 속한다.

L2, L3 캐시 메모리는 메인 메모리의 데이터를 불러와 가지고 있다가 CPU가 필요한 데이터를 먼저 제공해 시스템의 성능을 향상시킨다.(레지스터와 비교하기)

-> CPU의 레지스터는 CPU안에서 연산 처리 목적으로 데이터를 저장하며, L2, L3 캐시 메모리는 메인 메모리와 CPU 간 속도 차이를 극복하기 위한 목적으로 사용된다

 

메인 메모리 : 주 기억장치 : RAM, 주로 DRAM(SRAM는 캐시 메모리로 주로 사용)

SRAM : 정적 메모리, 접근속도가 빠르고 비싸다. 재충전이 필요없다

DRAM : 동적 메모리, 재충전이 필요하고 저렴하다

 

보조기억장치는 HDD 등

 

CPU와 메모리의 동작

1. 주 기억장치가 입력장치에서 입력받은 데이터 또는 보조기억장치에 저장된 프로그램을 읽어온다.

2. CPU는 프로그램을 실행하기 위해 주 기억장치에 저장된 프로그램 명령어와 데이터를 읽어와 처리하고 결과를 다시 주 기억장치에 저장한다.

3. 주 기억장치는 처리 결과를 보조기억장치에 저장하거나 출력 장치로 보내서 출력시킨다.

4. CPU 내 제어장치(CU)가 1~3번 과정에서 명령어가 순서대로 실행되도록 각 장치를 제어한다.

 

CPU와 메모리 구조 : 하버드와 폰 노이만 구조